PIANO DEL CORSO (TENTATIVO): LE DATE SONO PURAMENTE INDICATIVE E RELATIVE ALL'IPOTETICO SVOLGIMENTO REGOLARE DELLE LEZIONI. NOTA: (MI E' STATO CHIESTO...) LA NUMERAZIONE DELLE LEZIONI SI RIFERISCE SOLO ALL'ARGOMENTO, NON IMPLICA IN ALCUN MODO LO SVOLGIMENTO IN UN CERTO ORDINE.

NOTA: lo svolgimento effettivo verra' aggiornato settimanalmente.

RIFERIMENTI BIBLIOGRAFICI:

(PH1RV) D.A. Patterson, J.L. Hennessy, "Computer Organization and Design RISC-V Edition: The Hardware Software Interface",ter Organization and Design RISC-V Edition: The Hardware Software Interface", Morgan Kaufman/Elsevier, 2017, ISBN 978-0128122754 (versione italiana: D.A. Patterson, J.L. Hennessy, "Struttura e progetto dei calcolatori. Progettare con RISC-V" 1^a edizione ITALIANA, Zanichelli, 2019, ISBN 9788808820594)

(CORSINI) P. Corsini, "Dalle porte AND, OR, NOT al sistema calcolatore", Edizioni ETS, 2015, ISBN 9788846743114

• SECONDA PARTE: utilizzare gli opcode RISC-V anziche' quelli MIPS.
• Suggerimento1: Ispirarsi alla realizzazione RISC-V disponibile su github.com
• Suggerimento2: Vedere la slide n.12 della esercitazione-3 con il codice per RISC-V
• NEW: Codice Binario del precedente programma RISC-V: memfilerv.dat
• NEW: Programma RISC-V da eseguire sul processore RISC-V-VERILOG: riscvtest.s
• NEW: CPURISC-V COMPLETA IN VERILOG (v.01): codice di tutti i blocchi architetturali visti a lezione e del processore mentre esegue le 17 istruzioni del precedente programma riscvtest.s e diagramma temporale di verifica
• Presentazioni degli studenti:
• Presentazione del gruppo "Datapath" e codice Verilog