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 IMPORTANTE: CAMBIAMENTO MODALITA' ESAME DA APRILE 2020
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A partire da Aprile 2020 le modalita' di esame sono cambiate per permettere un piu' semplice svolgimento dell'esame a distanza.
In sostanza lo scritto e' sostituito da una tesina e l'orale comprende sempre esercizi numerici assembly e verilog che prima si svolgevano tipicamente allo scritto. Per tutti i dettagli consultare questa pagina. Alla data di fine Aprile sono gia' stati svolti con successo 5 esami con questa modalita'.
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LINUX SU RISC-V IN 5000 LINEE DI VERILOG (02-03-2020)
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RISC-V verra' usato nel nuovo processore europeo 'EPI' per high-performance computing e automotive 21-01-2020
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DISPONIBILI OLTRE 20 PROGRAMMINI PER RISC-V 06/12/2019
- Nella sezione compiti/compitini sono disponibili oltre 20 programmini RISC-V testati sul simulatore RARS.
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IMPORTANTE: BONUS AGGIUNTIVI NELLA PROVA IN ITINERE
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Nella prova in itinere del 14/1/2020, **solo a coloro che raggiungono complessivamente la sufficenza nella prova scritta in itinere (18/30) PRIMA DI ASSEGNARE IL BONUS**,
verra' assegnato un BONUS di 1/30 sul voto finale per ognuna delle seguenti casistiche: i) per il programma assembly che gira producendo il risultato corretto nel simulatore; ii)
per il programma verilog che produce il diagramma temporale corretto; iii) per lo svolgimento (con esito positivo) dell'orale in concomitanza
della prova in itinere (ovvero nei giorni 15 e 16 gennaio 2020). In altri termini, se lo studente passa lo scritto con voto sufficiente (ovvero maggiore o uguale a 18/30)
avra' il voto incrementato dal BONUS fino a 3/30, se tutte le tre condizioni precedenti si verificano.
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Disponibile la seconda parte delle lezioni (11/11/2019)
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Le slide delle lezioni 11-20 sono state pubblicate.
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Aggiornamento esercitazione 5
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Le slide dell'esercitazione 5 sono state aggiornate (sera del 7/11/2019).
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Aggiornamento esercitazioni 3 e 3b
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Le slide delle esercitazioni 3 e 3b sono state aggiornate (25/10/2019).
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DISPENSA VERILOG (per approfondimento)
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BENVENUTI nel sito dedicato al corso di ARCHITETTURA DEI CALCOLATORI
- Novita': dall'anno accademico 2019-20 si fara' riferimento al processore RISC-V anziche' al processore MIPS: una iniziativa OPEN-SOURCE,
lanciata dall'Universita' di Berkeley e oggi diventata uno standard mondiale ben supportato sia dal mercato che dai libri di testo del Patterson-Hennessy.
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"Fino a poco tempo fa i programmatori potevano fare affidamento sul lavoro dei progettisti di architetture e di compilatori e su quello dei produttori di chip per
rendere piu' veloci e piu' efficienti a livello energetico i propri programmi senza il bisogno di apportare alcuna modifica.
Questa epoca e' finita: affinche' un programma possa essere eseguito piu' velocemente deve diventare un programma parallelo.
La tecnologia moderna richiede che i professionisti di ogni settore dell'informatica conoscano sia il software sia l'hardware,
la cui interazione ai vari livelli offre la chiave per capire i principi fondamentali dell'elaborazione.",
D.A. Patterson, J.L. Hennessy (TURING AWARD 2018).
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INIZIO CORSO
- Questo corso e' iniziato (regolarmente) il 01/10/2019.
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WEBRISC-V!
- Sperando che possa essere utile per lo studio della pipeline e' stato realizzato il simulatore
WebRISC-V.
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Appendice A del Patterson-Hennessy RISC-V 1^ed.
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Materiale delle edizioni precedenti di questo insegnamento
- Il materiale degli anni precedenti e' sempre disponibile attraverso questa pagina
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