Università degli Studi di Siena
Facoltà di Ingegneria
Insegnamento di
Architettura dei Calcolatori
  
 
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 TUTTE LE SLIDE IN UN UNICO FILE (LEZIONI 1..20)

PIANO DEL CORSO (TENTATIVO): LE DATE SONO PURAMENTE INDICATIVE E RELATIVE ALL'IPOTETICO SVOLGIMENTO REGOLARE DELLE LEZIONI. NOTA: (MI E' STATO CHIESTO...) LA NUMERAZIONE DELLE LEZIONI SI RIFERISCE SOLO ALL'ARGOMENTO, NON IMPLICA IN ALCUN MODO LO SVOLGIMENTO IN UN CERTO ORDINE.

 LEZIONE #01 del 01-Ott-2015 (14:00-16:00)
Introduzione generale al corso.
  • PH5 Paragrafi 1.1-1.2 (PH3/PH4 Paragrafi 1.1-1.2)
    •  LEZIONE #90 del 02-Ott-2015 (10:00-13:00)
    Progettazione logica: tecnologia CMOS, inverter CMOS, porte NOT, NAND, NOR, porta di transito in CMOS (stick diagram e circuito); ritardi di propagazione, caratteristica ingresso uscita, margini di rumore e loro dipendenza dai parametri fisici; algebra booleana; sintesi ad occhio di reti combinatorie: half adder e full adder
     LEZIONE #91 del 08-Ott-2015 (14:00-16:00)
    Progettazione logica: forme standard di funzioni booleane e mappe di Karnaugh; reti combinatorie notevoli: Decoder, Encoder, Encoder con priorita', Multiplexer, Demultiplexer, Look-Up-Table (LUT); realizzazione di semplice ALU.
     LEZIONE #92 del 09-Ott-2015 (10:00-12:00)
    Introduzione ai linguaggi di descrizione dell'hardware (HDL): Verilog e relizzazione di un semplice processore con architettura MIPS o ARM
     LEZIONE #02 del 09-Ott-2015 (12:00-13:00)
    Principi dei microprocessori RISC (MIPS o ARM). Formati di istruzioni e istruzioni base.
  • PH4 Paragrafi 2.2-2.7 (PH3 Paragrafi 2.2-2.6)
    •  ESERCITAZIONE/LAB #01 del 15-Ott-2015 (14:00-18:00)
    Esercizi con Verilog e su Reti Logiche
  • Simulatore di Reti Logiche: Verilogger
  • Cartella di base e utilita'
  • prova.v
  • nand.v
  • mipstest.s
  • memfile.dat
    •  LEZIONE #03 del 16-Ott-2015 (10:00-13:00)
    Assembly: modalita' di indirizzamento. Chiamata a funzione.
  • PH4 Paragrafi 2.9-2.10 (PH3 Paragrafi 2.8-2.9).
  • PH4 Pragrafi 2.8 e 2.12 (PH3 Paragrafi 2.7 e 2.10).
    •  SEMINARIO #1 del 22-Ott-2015 (14:00-16:00)
    Introduzione a UDOO (PARTE A)
  • MATERIALE PRESENTATO
    •  SEMINARIO #1 del 23-Ott-2015 (10:00-13:00)
    Introduzione a UDOO (PARTE B)
     LEZIONE #05 del 29-Ott-2015 (14:00-16:00)
    Equazione delle prestazioni. Valutazione delle prestazioni, set di benchmark SPEC. Legge di Amdahl.
  • Lettura: J.E. Smith, "Characterizing computer performance with a single number.",Commun. ACM 31, 10 (Oct. 1988), 1202-1206
    •  ESERCITAZIONE/LAB #02 del 29-Ott-2015 (16:00-17:00)
    Sviluppo di programmi MIPS o ARM su simulatore. Principali direttive dell'assemblatore. Chiamata a servizi di sistema.
  • Simulatore di processore MIPS: SPIM.
  • Programma sommatoria.s.
  • Programma fattoriale.s.
  • Esercizio compito 26-10-2005.
  • Programmi SPIM moltiplicazione matrici e fibonacci.
  • PH4 Appendice B.1, B.5 e B.9-B.10 (PH3 Appendice A.1, A.5 e A.9-A.10).
    •  LEZIONE #04 del 30-Ott-2015 (10:00-11:00)
    Assemblatore a due passate. Caricamento, collegamento di moduli multipli.
     LEZIONE #07 del 30-Ott-2015 (11:00-12:00)
    Standard IEEE-754 per il floating-point.
  • PH4 Paragrafo 3.5 (PH3 Paragrafo 3.6)
  • IEE-754-2008 standard
  • What Every Computer Scientist Should Know About Floating-Point Arithmetic
  • Esercizio n.1 dal compito del 02-11-2007 (conversione in FP).
    •  LEZIONE #08 del 30-Ott-2015 (12:00-13:00)
    Registri e istruzioni floating-point nel processore.
  • PH4 Paragrafo 3.5 (PH3 Paragrafo 3.6)
    •  ESERCITAZIONE/LAB #03 del 05-Nov-2015 (14:00-17:00)
    Sviluppo di programmi assembly su simulatore.
  • Simulatore SPIM
  • Esercizio n.2 dal compito del 02-11-2007 (assembly FP).
  • Programma operazioni floating point.
  • programma esterno.
  • PH4 Appendice B.1, B.5, B.6, B.9, B.10 (PH3 Appendice A.1, A.5, A.6, A.9, A.10).
    •  LEZIONE #09 del 06-Nov-2015 (10:00-11:00)
    Eccezioni e interrupt. Routine di gestione dell'inturrupt. Interrupt precisi e imprecisi.
  • PH4 Paragrafi 4.9, B.7 (PH3 Paragrafi 5.6, A.7)
    •  LEZIONE #11 del 06-Nov-2015 (11:00-13:00)
    Tipi di bus. Protocollo di scambio sincrono e asincrono. Arbitraggio (master/slave, daisy-chain). Cenni a bus PCI.
  • PH4 Paragrafi 6.1, 6.5, 6.6 (P-H-3 Paragrafi 8.1,8.4-8.5)
    •  LEZIONE #12 del 12-Nov-2015 (14:00-16:00)
    Pilotare i dispositivi: tecniche a polling, interrupt, DMA. Il caso dei PC: controllore di interrupt 8259A.
  • Corsini: Paragrafi 8.5-8.13
    •  LEZIONE #13 del 13-Nov-2015 (10:00-13:00)
    Esempio di complessita' interna dei chip: timer 8254, UART 16550A. Comunicazioni su bus seriali (pacchettizazione, Ethernet, USB).
  • Bucci: Paragrafi 11.6-11.7. Programma serialtest.c e istruzioni per l'uso.
    •  LEZIONE #16 del 19-Nov-2015 (14:00-16:00)
    Tipi di memoria. Differenza fra SRAM e DRAM. Ciclo di lettura e di scrittura in DRAM.
  • PH4 Paragrafo C.9 (PH3 Paragrafo B.9)
    •  LEZIONE #17 del 20-Nov-2015 (10:00-12:00)
    Gerarchia di Memoria e Principio di Localita'. Architettura delle cache: cache ad accesso diretto. Parametri caratterizzanti il funzionamento delle cache.
  • PH4 Paragrafi 5.1-5.2 (PH3 Paragrafi 7.1-7.2)
    •  LEZIONE #18 del 20-Nov-2015 (12:00-13:00)
    Cache associative. Cache su piu' livelli. Dipendenza delle prestazioni di un calcolatore dalla cache.
  • PH4 Paragrafi 5.3, 5.5 (PH3 Paragrafi 7.3,7.5)
    •  LEZIONE #19 del 26-Nov-2015 (14:00-16:00)
    Memoria Virtuale: meccanismi hardware per supportarla. Paginazione a 2 o piu' livelli e a tabella inversa. TLB: Translation Lookaside Buffer. (PARTE A)
  • PH4 Paragrafo 5.4 (PH3 Paragrafo 7.4).
    •  LEZIONE #20 del 27-Nov-2015 (10:00-12:00)
    Processori con pipeline. Risoluzione dei conflitti di pipeline. Limiti della pipeline e cenni ai processori superscalari.
  • PH4 Paragrafi 4.1-4.8 (PH3 Paragrafi 6.1-6.7)
    •  ESERCITAZIONE/LAB #05 del 27-Nov-2015 (12:00-13:00)
    Esercizi su processori con pipeline.
  • Esercizio n.1 dal compito del 03-12-2003.
    •  ESERCITAZIONE/LAB #06 del 03-Dic-2015 (14:00-16:00)
    Esercizi su sistema I/O e cache.
  • Esercizio n.1 dal compito del 04-12-2006.
  • Esercizio n.2 dal compito del 03-12-2003.
  • Esercizio n.2 dal compito del 30-11-2005.
    •  ESERCITAZIONE/LAB #07 del 04-Dic-2015 (10:00-13:00)
    Esercizi su assembly.
  • V. esercizio 1 dal compito del 28-06-2011.
    •  LEZIONE #93 del 10-Dic-2015 (14:00-16:00)
    Introduzione alle reti logiche sequenziali: latch e flip-flop SR, clocked-SR, SR-master-salve, D-latch, D-edge-triggered e loro realizzazioni transistor-level; generazione di clock a due fasi.
     LEZIONE #94 del 11-Dic-2015 (10:00-13:00)
    Reti logiche sequenziali: Macchine di Mealy e di Moore, modelli VERILOG e sintesi di macchine di Mealy e di Moore, Flip-Flop JK, Flip-Flop T, Ripple Counter, Serial Carry Counter, Parallel Carry Counter, Ring Counter, Sommatore Parallelo con riporto seriale e con riporto look-ahead
     ESERCITAZIONE/LAB #04 del 17-Dic-2015 (14:00-16:00)
    Esercizi da compiti precedenti
  • Esercizio n.1 dal compito del 29-11-2001.
    •  ESERCITAZIONE/LAB #08 del 18-Dic-2015 (10:00-13:00)
    Esercizi di preparazione al compito.
  • Programma det3x3.c.
  • Programma det3x3.s per SPIM.
  • V. compito 20-06-2011.
  • Esercizi vari di Reti Logiche dei Proff. Corsini e Stea
    •  COMPITINO #01 del 21-Dic-2015 (11:00-14:00)

     dal 24-Dic-2015 al 01-Gen-2016: Nessuna Lezione
    VACANZA/PONTE




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