| |
 BENVENUTI al sito dedicato al corso di ARCHITETTURA DEI CALCOLATORI
|
|
TUTTE LE ESERCITAZIONI RACCOLTE IN UN UNICO FILE
- Sono state raccolte tutte le note delle esercitazioni in un unico file:
ESERCITAZIONI
- Inoltre e' disponibile il file con tutte le slide di teoria in formato 1 slide per pagina (SLIDE x 1)
oppure 8 slide per pagina (SLIDE x 8)
|
|
AGGIUNTI 2 ESEMPI VERILOG
- Sono stati aggiunti due semplici esempi che riguardano un encoder e un multiplexer 4-to-1 a 32-bit:
encoder.v, mult4to1
|
|
VARIAZIONE TEMPORANEA DI ORARIO
- La lezione di Mercoledi 31/10 @ 16:00-18:00 e’ anticipata a LUNEDI 29/10 @ 14:00-16:00 AULA 20
- La lezione di Lunedi 5/11 @ 10:00-13:00 e’ posticipata a LUNEDI 5/11 @ 13:45-16:00 AULA 20
|
|
CPUMIPS
- Salve ragazzi: ho appena rilasciato una versione didattica di CPUMIPS su SourceForge.
E' una descrizione formale in Verilog dei blocchi architetturali del processore MIPS visti a lezione.
Ogni file ha inoltre il proprio testbench in modo da capire come testare ogni modulo separatamente o,
eventualmente, in combinazione con altri. Il file con l'intero processore a 32-bit che supporta un sottoinsieme
molto ristretto di istruzioni (ADD,SUB,ADDI,SLT,BEQ,LW,SW) e' cpumpis02-cpu.v. Se avete commenti o osservazioni
sono senz'altro benvenuti! Per il download dell'ultima versione di tutti i file da SOURCEFORGE.NET o da questa copia locale
|
|
FPGA4STUDENT
- Si segnala che sul sito FPGA4STUDENT sono presenti diversi esempi di Verilog incluso il processore MIPS!
|
|
WEBMIPS!
- A grande richiesta internazionale, e' stato ripristinato il sito di WEBMIPS!, un progettino degli studenti del mio corso di alcuni anni fa. Sperando che possa essere utile per lo studio della pipeline e' di nuovo online (sorgenti ASP scaricabili).
|
|
Appendice B del Patterson-Hennessy 4^ed.
|
|
INIZIO CORSO
- Questo corso iniziera' (regolarmente) il 01/10/2018.
|
|
Warning: Undefined variable $dir_lab in /home/BT-SIRIUS/didattica/common/index.htm on line 45
/>
